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 スマホのクロックを遅くすると消費電力が減る理由


▲ 巷で良く言われている“クロックを低速にすると消費電力が減少する”という説明を図示したものです。
・ 確かに低速クロックでは消費電力が減少しているのはわかりますが、
  残念ながら、どうして消費電力が減少するかの説明には成っていません。
・ 巷で良く言われている“高負荷”とか“低負荷”という意味も、この図からでは釈然としません。


▲ 単相クロックの立上りエッジ同期型デジタルシステムの消費電力のようすです。
・ クロック同期型システムの場合は、クロックの立上りエッジで瞬間的に電力を消費します。
・ 低速クロックの場合はクロックの立上りエッジの頻度が減少するので、結果的に電力を消費する頻度が減少します。
・ この図ならば低速クロックで消費電力が減少する説明が付きます。“眼から鱗が落ちる”ことでしょう。
・ どうしてクロックの立上りエッジで瞬間的に電力を消費するのかを下の図で説明します。


▲ 最もシンプルな NOT ゲートです。
・ この回路に次の三つの所望しない電流が流れます。
  (1) P−MOSとN−MOSを貫通する電流(この下の図で説明します)
  (2) Cs(浮遊容量)を充電/放電する電流
  (3) リーク電流(定常的に流れる漏れ電流)


▲ ゲートの入力論理値が変化する時に流れる貫通電流とCs充放電電流の説明図。
・ ゲートの論理値が完全に“0”または“1”の場合は、
  片側のMOSは完全にON状態で、別のMOSは完全にOFF状態です。
  MOSが完全にオンまたはオフの場合は電力を消費しません。
  ただし、定常なリーク電流による電力消費はあります。
・ ゲートの論理値が“0”または“1”でない過渡状態の場合は、
  両方のMOSが能動動作状態になってしまいます。デジタル動作ではなくアナログ動作です。
  この時に貫通電流が流れてしまいます。
  メカスイッチに例えると「メイク ビフォア ブレーク」式です。
・ 同時にCs(浮遊容量)の充放電電流が流れます。
・ 以上のことから、



▲ 消費電力計算のオーソドックスな原理式です。
  巷で“1秒間のクロック数[無名数]”“周波数[/SEC]”で表記されている計算式を散見しますが、
  そのような式の右辺は左辺のディメンジョン[W]=[J/S]と合致しません。
  物理式において右辺と左辺のディメンジョンが違う式は、何か重要な要素が欠落している可能性があります。
  また、ディメンジョンの違う量の乗除算はできますが加減算はできません。
  例えばMKS系において 2[Kg]+3[M]=? のような演算はできません。
 “周波数[/SEC]”で表された便宜式でも計算はできますが、物理事象の本質を理解するためには原理式を用いましょう。


▲ GPU(Graphics Processing Unit)のBUSY/READYの状態遷移図です。
 グラフィック演算のために1クロックで積が得られるパラレル乗算器などをフル稼動させると、
  膨大な数のゲートで論理値変化が起きて消費電力が増大します。
 “高負荷”とか“高稼働率”とは、このような状態を指します。


▲ SOC(System On a Chip)のブロックダイアグラムの一例です。
・ 消費電力制御は、停止させるブロックへのクロックの供給を停止する。・・・・・ 貫通電流を低減のため
    〃         〃      電力の供給を停止する。・・・・・・・ リーク電流低減のため
・ Main - CPU さえも停止させてしまうことができるSOCがあります。

■ 余談ですが、昔々8000ゲート規模のLSIベーシックロジックをTTLランダムロジックで動作検証したことがあります。
  当時の半導体製造プロセスはサブミクロン以前の1μルールでした。

■ Link:金沢大学→集積回路工学研究室→集積回路工学ページの 第5.2-CMOS論理回路の消費電力 PDF資料
     LSIの低消費電力設計 沖テクニカルレビュー PDF資料
     低消費電力LSIを実現するSOIデバイス技術 沖テクニカルレビュー PDF資料
     消費電力を考慮したテスト ディペンダブルシステム学研究室
     コンデンサ物語(5) 公益社団法人日本電気技術者協会
     スマートフォンを支えるハードウェアプラットフォーム 富士通

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